در این مقاله پیاده سازی جدیدی از یک تمام جمع کننده با تکنولوژی CMOS استاندارد می باشد که هدف کاهش تاخیر انتشار و توان مصرفی برای دست یافتن بهPDP ناچیز می باشد. مزیت عمده این طراحی تاخیر انتشار کم بسیار است که این مزیت ناشی از تکنیک GDI است، این در حالی است که در این طراحی با کاهش تعداد ترانزیستور توانسته ایم از پیچیدگی مدار بکاهیم. در این طراحی برای تولید Sum از تکنیک GDIبه همراهTG و برای تولید Cout از تکنیک تابع اکثریت استفاده شده است. نتایج شبیه سازی نشان می¬دهد که طراحی ارائه شده در مقایسه با طراحی های دیگر دارای توان مصرفی و تاخیر بسیار کمی می¬باشد. شبیه سازی این طراحی توسط نرم افزار Hspice و در تکنولوژی0/18um انجام شده است.
